główna technologie indeks tematyczny indeks alfabetyczny

Kontroler przerwań 8259A.

Kontroler 8259A ma osiem linii wejściowych, które przyjmują sygnały zgłoszeń. Układy 8259A mogą być łączone w kaskady, powielając tym samym liczbę dostępnych wejść. Istnieje również (nie wykorzystywana w architekturze PC) możliwość sterowania zewnętrznym buforem pośredniczącym między układem, a silnie obciążonymi magistralami systemowymi.

Rysunek przedstawia schemat wyprowadzeń tego układu.

Wyprowadzenia układu 8259A:

• IRO-IR7 (Interrupt Request) - każde z tych wyprowadzeń może być połączone z co najwyżej jednym urządzeniem, które - wymuszając wysoki poziom logiczny na przypisanym sobie wejściu - zgłasza żądanie obsługi przerwania, wejście IRO posiada najwyższy, a IR7 najniższy priorytet;
• ~CS (Chip Select) - wejście umożliwiające procesorowi wprowadzenie układu w tryb programowania;
• ~WR (Write) - procesor wymusza niski poziom logiczny na tym wejściu, chcąc zapisywać dane do wewnętrznych rejestrów układu;
• ~RD (Read) - procesor wymusza niski poziom logiczny na tym wejściu, chcąc odczytywać dane z wewnętrznych rejestrów układu;
• D7-DO - dwukierunkowa magistrala danych, służąca do komunikacji między procesorem i kontrolerem (zapis i odczyt rejestrów wewnętrznych) oraz przekazywania procesorowi numeru przerwania;
• CASO-CAS2 (Cascade) - lokalna magistrala adresowa używana przy kaskadowym połączeniu układów 8259A, umożliwia ona zaadresowanie do 8 takich układów;
• ~SP/EN (Slave ProgramlEnable Buffer) - w buforowanym trybie pracy pełni rolę wyjścia (EN) sterującego buforem zewnętrznym. W trybie nie buforowanym jest to wejście (~SP) konfigurujące układ jako Master (~SP=1) lub Slave (~SP=0);
• INT (Interrupt) - wyjście to połączone jest bezpośrednio z wejściem INTR procesora, jeżeli układ 8259A pracuje jako Master, układ pracujący w trybie Slave połączony jest swoim wyjściem INT z jednym z wejść IRn kontrolera Master;
• ~INTA (Interrupt Acknowledge) - wejście to połączone jest z wyjściem INTA procesora, przyjmuje ono sygnał potwierdzenia przyjęcia przerwania przez CPU;
• AO - wejście istotne jedynie w trybie programowania, służące do rozróżniania rozkazów;
• V_CC - wejście napięcia zasilającego (+5V);
• GND - masa zasilania.

Cykl przyjęcia zgłoszenia.

Układ 8259A dysponuje trzema 8-bitowymi rejestrami: IMR, IRR i ISR. Pozycja bitowa n każdego z nich odpowiada jednemu z wejść IRn.

Schematycznie przedstawia to poniższy rysunek:

Urządzenie połączone z wejściem o numerze n zgłasza przerwanie wymuszając wysoki poziom logiczny na linii IRn. Ustawiając bit n w rejestrze IMR można spowodować ignorowanie wszelkich przerwań nadchodzących tą linią

Jeżeli wspomniany bit jest wyzerowany, informacja o przerwaniu przekazywana jest dalej i powoduje ustawienie bitu n w rejestrze IRR. Priorytet zgłoszeń na wejściach IRO-IR7 nie jest jednakowy i maleje ze wzrostem numeru wejścia. Ponieważ jednocześnie mogą nadchodzić zgłoszenia z wielu linii, układ oceny priorytetu wybiera jednorazowo tylko jeden z nich - ten o najwyższym priorytecie. Jednocześnie aktywowany jest sygnał INT, informujący procesor o konieczności obsługi przerwania. Jeżeli obsługa przerwań nie jest programowo zablokowana, ten ostatni reaguje sygnałem potwierdzenia na wyjściu ~INTA, które jest połączone z wejściem ~INTA układu 8259A. Wybrany przez układ oceny priorytetu bit rejestru IRR przekazywany jest teraz do rejestru ISR. Oznacza to, że w tym momencie obsługiwane jest przerwanie z linii o numerze odpowiadającym ustawionej pozycji bitowej rejestru ISR.

Procesor wysyła teraz drugi impuls ~INTA. Kontroler przerwań odpowiada na niego wystawieniem na szynę danych D7-DO wektora przerwań o następującej budowie:

• bity 7 - 3 -> stanowią offset, można ustalić na etapie programowania kontrolera;
• bity 2 - 0 -> stanowią numer ustawionego w rejestrze ISR bitu.

Procesor traktuje ten bajt jako numer procedury obsługi przerwania, do wykonania której teraz przejdzie.

Jeżeli kontroler pracuje w tzw. trybie automatycznym, w momencie przejścia do wykonywania procedury obsługi przerwania zerowany jest odpowiedni bit rejestru ISR. W przeciwnym wypadku (tryb E01) wyzerowania tego bitu dokonuje sama procedura obsługi przerwania wysyłając rozkaz EOI do kontrolera. Tryb pracy kontrolera (AEOI/EOI) określany jest w fazie programowania.

Niezależnie od trybu pracy, moment wyzerowania bitu rejestru ISR odpowiadającego aktualnie obsługiwanemu kanałowi oznacza gotowość kontrolera do przyjęcia następnego zgłoszenia. Należy tu jeszcze raz podkreślić, że zgłoszenia nie są obsługiwane w miarę nadchodzenia, istotny natomiast jest ich priorytet. Oznacza to, że przy pełnej kolejce oczekujących na liniach IR1-7 zgłoszeń (bity 7-1 rejestru IRR ustawione) zarejestrowanie zgłoszenia na linii IRO spowoduje zrealizowanie go w pierwszej kolejności, tj. po zakończeniu aktualnie wykonywanego cyklu obsługi.

Programowanie kontrolera przerwań.

Tryb pracy układu 8259A ustalany jest programowo. Układ otrzymuje w fazie programowania 2-4 bajty konfiguracyjne ICWI-ICW4 (Initialization Command Word), które decydują o późniejszym zachowaniu systemu obsługi przerwań. Programując układy 8259A, procesor komunikuje się z nimi przez następujące porty.

Model AT

Inicjowanie pracy układu.

Procesor przekazuje przez port 020h Master lub 0A0h Slave pierwszy bajt inicjujący ICW1.

Bajt ICW1:

• bity 7 - 4 -> wartość 0001 stanowi sygnaturę rozkazu;
• bit 3 -> wartość 1 oznacza wyzwalanie wejść IRO poziomem napięcia, 0 - wyzwalanie zboczem.
• bit 2 -> wartość 0
• bit 1 -> wartość 1 oznacza pojedynczy układ (XT), 0 - obecność kaskady układów;
• bit 0 -> wartość 1 oznacza, że będzie wysłany bajt ICW4, 0 oznacza brak bajtu ICW4.

Procesor przekazuje przez port 021h Master lub 0A1h Slave drugi bajt inicjujący ICW2.

Bajt ICW2:

• bity 7 - 3 -> przemieszczenie (offset) wektora przerwań;
• bity 2 - 0 -> 000;

Jeżeli w systemie obecne są dwa układy 8259A (decyduje o tym bit 1 bajtu ICW1), procesor wysyła trzeci bajt inicjujący ICW3. Budowa tego bajtu jest różna dla układu Master i Slave.

Bajt ICW3 (Master):

• bity 7 - 0 -> jedynka na pozycji n oznacza, że wejście n połączone jest z wyjściem INT układu Slave. Zero na tej pozycji oznacza, że wejście n jest wolne lub połączone z obsługiwanym urządzeniem.

Bajt ICW3 (Slave):

• bity 7 - 3 -> wartość 00000;
• bity 2 - 0 -> zakodowany dwójkowo numer wejścia układu Master, które jest połączone z wyjściem INT układu Slave. Nadaje to układowi Slave numer identyfikacyjny, który jest porównywany z adresem ustawianym przez układ Master na liniach CASO-CAS2. Uaktywnia się więc tylko adresowany układ. Jest to rozwiązanie ogólne, stosowane w dużych systemach.

Kontroler oczekuje teraz bajtu ICW4, jeżeli zostało to zaanonsowane w bajcie ICW1 (bit 0).

Bajt ICW4:

• bity 7 - 5 -> wartość 000;
• bit 4 -> w komputerach PC/XT/AT i PS/2 zawsze zero. Jedynka na tej pozycji modyfikuje sposób klasyfikacji priorytetów, co ma zastosowanie w wielokrotnych kaskadowych połączeniach kontrolerów, spotykanych w dużych systemach;
• bit 3 -> wartość 1 oznacza buforowany tryb pracy - końcówka ~SP/EN układu 8259A przestaje być wtedy wejściem przełączającym tryb pracy Master/Slave i staje się wyjściem sterującym zewnętrznym buforem szyn systemowych. Również i ta możliwość znajduje zastosowanie wyłącznie w dużych systemach z silnie obciążonymi magistralami systemowymi;
• bit 2 -> wartośc 1 oznacza urządzenie Master, a 0 urządzenie Slave. Bit ten używany jest do programowego konfigurowania danego układu jako Master lub Slave w sytuacji gdy ustawiony jest bit 3 i nie ma możliwości używania do tego celu końcówki ~SP/EN;
• bit 1 -> jedynka oznacza tryb AEOI, tj. automatyczne zerowanie odpowiedniego bitu rejestru ISR w momencie przekazania sterowania do procedury obsługi przerwania. Wartość 0 oznacza, że procedura obsługi przerwania sama musi się zatroszczyć o wyzerowanie tego bitu wysyłając rozkaz EOI do kontrolera (lub kontrolerów, jeżeli przerwanie pochodzi od układu Slave);
• bit 0 -> wartość 1 oznacza normalny tryb pracy, dostosowany do procesorów 8086/88; po drugim impulsie ~INTA procesorowi przekazywany jest 8-bitowy wektor przerwań. Zero na tym bicie przełącza układ w tryb 16-bitowy, tj. 8259A wysyła bezpośrednio 16-bitowy adres procedury obsługi przerwania (a nie 8-bitowy numer, który jest dopiero indeksem w tablicy adresów) w porcjach po osiem bitów - wystawienie drugiej połowy adresu wyzwalane jest wtedy trzecim impulsem ~INTA pochodzącym od CPU.

Opisane powyżej polecenia zawarte w bajtach ICW1 - ICW4 zapewniają konfigurowanie układu jeszcze przed rozpoczęciem obsługi zgłoszeń.

Istnieją też rozkazy, które można przekazywać kontrolerowi podczas jego pracy modyfikując tym samym dynamicznie system obsługi przerwań stosownie do bieżących potrzeb. Układ 8259A rozpoznaje trzy rozkazy OCW1 - OCW3 (Operation Confrol Word).

Rozkaz OCW1 podawany jest przez port 021h dla układu Master lub 0A1h dla układu Slave:

• bity 7 - 0 -> 1 na pozycji bitowej n maskuje (blokuje) linię zgłoszeń n.

Rozkaz OCW2 podawany jest przez port 020h dla układu Master lub 0A0h dla układu Slave:

• bity 7 - 5 -> zawartość 001 stanowi nie adresowany rozkaz E0I, a 011 adesowany rozkaz EOI; powoduje wyzerowanie w rejestrze ISR pozycji bitowej adresowanej bitami 2 - 0, pozostałe kombinacje bitów 7 - 5 maja zastosowanie w dużych systemach, gdzie obsługiwanych jest wiele urządzeń o jednakowym priorytecie(decyduje wówczas kolejność zgłoszeń);
• bity 4 - 3 -> wartość 00 stanowi sygnaturę rozkazu;
• bity 2 - 0 stanowią zakodowany dwójkowo numer linii, której dotyczy polecenie EOI.

Rozkaz OCW3 podawany jest przez port 020h układu Master lub 0A0h układu Slave:

• bit 7 -> wartość 0;
• bity 6 - 5 -> 10 - wyzerowanie maski specjalnej, 11 - ustawienie maski specjalnej;
• bity 4-3-> 01 stanowi sygnaturę rozkazu;
• bit 2 -> wartość 1 oznacza polling;
• bity 1 - 0 -> 10 oznacza rozkaz odczytu rejestru IRR - kontroler wystawia do portu 020h dla układu Master lub 0 do portu A0h dla układu Slave zawartość rejestru IRR, 11 - rozkaz odczytu rejestru ISR - kontroler wystawia do portu 020h dla układu Master lub do portu 0A0h dla układu Slave zawartość rejestru ISR, pozostałe kombinacje bitów 1 i 0 są ignorowane.

Wyjaśnienia wymaga pojęcie maski specjalnej. Bit rejestru ISR aktualnie obsługiwanego kanału jest po przekazaniu CPU wektora przerwań zerowany automatycznie tylko w trybie AEOI. W trybie EOI ten sam bit może być wyzerowany, dopiero przez sama procedurę obsługi przerwania, nie jest jednak wcale określone, kiedy to nastąpi. W przedziale czasowym, w którym układ kontrolera przerwań oczekuje na jawny rozkaz E0I, mogą być obsługiwane tylko zgłoszenia o priorytecie wyższym od aktualnie obsługiwanego. Zgłoszenia na liniach o niższym priorytecie są ignorowane.

Maska specjalna powoduje interpretację zawartości rejestru IMR w specyficzny sposób: ustawiony na pozycji n bit tego rejestru blokuje wprawdzie wszelkie zgłoszenia na linii n, ale jednocześnie oznacza, że wszystkie zgłoszenia na liniach o priorytecie wyższym i niższym od n będą mogły być obsługiwane w określonym powyżej przedziale czasu.

Polling.

Istnieje też inna forma przekazywania informacji pomiędzy kontrolerem przerwań, a procesorem. Jest to tzw. polling. Końcówka ~INTA układu 8259A nie może być wtedy połączona z wyjściem ~INTA procesora (dokładniej, kontrolera magistrali 8288), można więc to wejście wykorzystać inaczej. Wysłanie przez procesor rozkazu OCW3 z ustawionym bitem 2 oznacza skierowanie zapytania do kontrolera (polling). Układ 8259A odpowiada wystawieniem do tego samego portu, z którego otrzymał rozkaz OCW3, bajtu danych o następującej strukturze:

• bit 7 -> wartość 1 oznacza, że istnieje zgłoszenie oczekujące na obsługę, 0 oznacza brak zgłoszeń;
• bity 6 - 3 -> nie są używane;
• bity 2 - 0 -> oznaczają zakodowany binarnie numer linii, na której oczekuje zgłoszenie.

Przygotował: Adam Wojaczek